allegro平臺(tái)使用技巧

定: 在ALLEGRO視窗 LAYOUT時(shí),每執(zhí)行一個(gè)指令例：Add connect, Show element等鼠標(biāo)會(huì)跳到Option窗口,這樣對(duì)layout造成不便：

控制面版＞滑鼠之移動(dòng)選項(xiàng)中,指到預(yù)設(shè)按鈕（或智慧型移動(dòng)）：取消“在對(duì)話方塊將滑鼠指標(biāo)移到預(yù)設(shè)按鈕”設(shè)置。

2. Text path設(shè)置: 在ALLEGRO視窗 LAYOUT時(shí),不能執(zhí)行一些指令：Show element, Tools>report：

1) 應(yīng)急辦法：蒐尋一個(gè)相應(yīng)的log文檔copy到檔案同一路徑即可；

2) Setup>User Preference之Design_Paths>textpath項(xiàng)設(shè)為：C:cadancePSD_14.1sharepcb/text/views即可。

3. 不能編輯Net Logic：

Setup>User Perference之項(xiàng)選擇logic_edit_enabled,點(diǎn)選為允許編輯Net Logic, 默認(rèn)為不能編輯Net Logic。

4. 轉(zhuǎn)gerber前需update DRC,應(yīng)盡量將DRC排除,有些可忽略的DRC如何消除?

1) logo中文字所產(chǎn)生的K/L error,可另外增加一個(gè)subclass,這樣該文字不用寫(xiě)在ETCH層,可消除K/L error；

2) 有些可忽略的P/P,P/L 的error,可給那些pin增加一個(gè)property---NO_DRC, 操作:Edit/Properties,選擇需要的pin,選NO_DRC, Apply, OK。

5. 對(duì)某些PIN添加了”NO DRC”的屬性可ERRO并不能消除﹐這是為什么?

“NO DRC”屬性只爭(zhēng)對(duì)不同的網(wǎng)絡(luò)﹐對(duì)相同的網(wǎng)絡(luò)要清除ERRO,可設(shè)定Same net DRC 為off。

6. 如何Add new subclass:

Setup>Subclass之Define Subclass窗口選Class,點(diǎn)add”New subclass” 通常用到的new subclass有：GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放層面。

7. 對(duì)differential pair nets 之”net space type” properties應(yīng)怎樣設(shè)定？

1) 先設(shè)定對(duì)net 設(shè)定一differential pair property；

2) 再在constraints system 控制面板中選擇spacing rule nets 欄的attach property nets,并在allegro 窗口control panel的find by name 下選擇 property；

3) 選取相應(yīng)property；

4) 再對(duì)其套用spacing rule 即可。

8. Hilight時(shí)的兩種不同的顯示方式（實(shí)線和虛線）：

在setup>user preferences>display中,勾上display_nohilitefont,則以實(shí)線顯示,不勾則虛線顯示,實(shí)線比較容易看清。

9. 怎樣更新Allegro layout窗口下的tool bar和display option設(shè)定：

View>customization>tool bar中,勾上欲顯示在窗口中的內(nèi)容;欲鎖住右邊display option窗口,在view>customization>display option中選locked_right.這樣重開(kāi)一個(gè)ALLEGRO窗口時(shí)就會(huì)恢復(fù)上一次的設(shè)定。

10. Color and Visibility 視窗過(guò)長(zhǎng),有的人在使用一陣子后會(huì)發(fā)現(xiàn)Color and Visibility 視窗過(guò)長(zhǎng)不好關(guān)掉其視窗,這時(shí)有兩個(gè)方法可解決：

1) 關(guān)掉 Allegro程式然后刪掉pcbenv路徑下的allegro.geo,再進(jìn) Allegro 就會(huì)重設(shè)其視窗；

2) 將Allegro.geo 檔中的Form.cvf_main 改其值  60  40  0  430。

11. 開(kāi)啟allegro時(shí),會(huì)自動(dòng)在桌面上生成allegro.jrl檔,怎麼解決？　可能的情況：環(huán)境變數(shù)中將temp路徑設(shè)成了桌面：

1) 環(huán)境變數(shù)中將temp應(yīng)設(shè)成:%USERPROFILE%Local SettingsTemp；

2) Setup>User Perference之Design_Paths>textpath項(xiàng)設(shè)成了桌面。

12. 當(dāng)我們要RENAME背面元件時(shí)不成功：

選Edit/property,選中背面所有元件（FIND中選component）,分配一個(gè)auto_rename屬性,然后再rename一次。

13. Rename：

Setup/user preference editor/misc/fst_ref_des可以設(shè)數(shù)值如501，它代表的意思是元件Rename后是從501開(kāi)始如C501,R501等等。

14. 我們?cè)谧呔€時(shí)，經(jīng)常碰到這樣的問(wèn)題，走線時(shí)候我們渴望RATS顯示隨著走線而改變，以便走線， Setup/Drawing options之Display中的Ratsnest Points有兩選項(xiàng)：

1) Pin to Pin (Rats在Pin之間顯現(xiàn))；

2) Closest end point (Rats隨走線改變顯示)。

15. 怎樣復(fù)制多個(gè)有規(guī)律的VIA：

點(diǎn)COPY在右命令欄X,Y中輸入VIA的個(gè)數(shù),則間距以PIN輿PIN之間距為準(zhǔn)。

16. 有時(shí)打開(kāi)allegro窗口,menu會(huì)反白無(wú)效：

1) 將不是系統(tǒng)路徑(c:cadencepsd_14.1sharepcb extcuimenus)下的men文檔刪除,再更新系統(tǒng)路徑下的men文檔；

2) 再重新開(kāi)一個(gè)allegro窗口。

17. Stroke的使用：

Setup>User Preferences…>UI:no_dragpopup, 若勾選用右鍵畫(huà)stroke圖形就可實(shí)現(xiàn)快捷功能﹐默認(rèn)狀態(tài)為須用CTRL+右鍵才可實(shí)現(xiàn)Stroke功能18. 如何將Help file、可執(zhí)行程式掛在Allegro Menu上？

1)將LayoutserverFUserg47Menu File下的*.men檔Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下；

2)將Pcb_server2PcblHelp File下的Help file Copy to: C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以執(zhí)行了。

18. Menu之Path設(shè)置：

Setup>User Preferences之Ui_paths 選menupath項(xiàng)，其默認(rèn)Path為當(dāng)前路徑和C:CadencePSD_14.1SharePcbTextcuimenus，當(dāng)你要改變Menu時(shí)，建議新增一個(gè)Menu路徑以防損壞系統(tǒng)的Menu。

19. env中快捷鍵的保留：

將C:Pcbenv 下的env檔中alias項(xiàng)Copy to: C:CadencePSD_14.1SharePcbText下的env檔中。即可保留你在env中的快捷鍵設(shè)置。

20. 在進(jìn)行SUB_DRAWING時(shí)﹐同一個(gè)內(nèi)容會(huì)有兩個(gè)相同名字﹐有時(shí)也無(wú)法打開(kāi)：

在SETUP/下的CLIPPATH路經(jīng)只設(shè)當(dāng)前路徑，別的去掉。

21. 中間鍵之放大縮小的設(shè)定：

Setup>User Preferences…>Display: no_dynamic_zoom,若勾選，則點(diǎn)擊中間鍵時(shí)只可一次性Zoom窗口，默認(rèn)狀態(tài)時(shí)，點(diǎn)擊中間鍵可隨意zoom窗口。

22. 定義某部分區(qū)域不能有測(cè)試點(diǎn)：

在Manufaturing/no_probe_bottom這層加上一塊SHAPE則可當(dāng)。用Route/Testprep/create Probe來(lái)create這塊區(qū)域的測(cè)試點(diǎn)時(shí)會(huì)失敗，出現(xiàn)的提示為：Pin out of bounds。

23. Allegro Lib里的pad有更改，而在做零件的視窗replace不了該pad，即使刪掉該pad重新叫進(jìn)來(lái)也不能update：

1) 把該pad的坐標(biāo)先記下來(lái)，然后把該種pad刪掉；

2) 選toos/PADStack/modify design PADStack…在彈出的窗口中選purge/all,再在彈出的窗口中選yes,之后再重新叫進(jìn)該pad就ok了。

24. 對(duì)于VCC,GND等這些線寬要求較高的信號(hào), 在pin腳比較小,比較密的IC上走這些信號(hào)時(shí)就很容易產(chǎn)生line to line的錯(cuò)誤,如果只是單純的把線寬改小了來(lái)走也會(huì)產(chǎn)生L/W的錯(cuò)誤：

1) 在設(shè)這些信號(hào)的rule時(shí),在constrain system master下的physical (line/vais)rule set etch value下,把min line width設(shè)為VCC, GND等信號(hào)一般要走的線寬值；

2) min neck width設(shè)為那些特殊IC能走的線寬值；

3) max neck length設(shè)為這段線寬減少了的線可以走多長(zhǎng)；

4) 然后在這些信號(hào)套上這個(gè)rule.以后在走線時(shí)就可以把特殊IC上的VCC,GND等信號(hào)的線寬改為剛才所設(shè)的那個(gè)min neck width值而不會(huì)出錯(cuò)。

25. 做零件時(shí)無(wú)法放置PAD：

可能是右邊display窗口的option欄: Inc 和Text block項(xiàng)數(shù)字為零，將其改為自然數(shù)則可。

26. 做金手指零件時(shí)﹐REF＊等五項(xiàng)內(nèi)容擺放的層面（Assembly_Top OR Assembly_Bottom）：

1) 當(dāng)金手指的兩面做成同一個(gè)零件中時(shí)﹐REF＊等五項(xiàng)內(nèi)容只放在Assemble_top 層；

2) 當(dāng)金手指的兩面分開(kāi)來(lái)做成兩個(gè)零件﹐對(duì)於Top層的零件﹐其REF＊等五項(xiàng)內(nèi)容放在Assembly_Top層﹐對(duì)於Bottom層的零件﹐其REF＊等五項(xiàng)內(nèi)容放在Assembly_Bottom層。

27. 在board file中replace不同封裝的零件?

1) 先給要replace的零件增加一屬性----Edit/Property, 選擇temporary package symbol, apply；

2) 再執(zhí)行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要與原來(lái)的temporary symbol的pin count一樣。

28. 開(kāi)啟Allegro視窗時(shí)，等待很長(zhǎng)時(shí)間，在command視窗提示Function未找到等資訊：

將Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 檔內(nèi)的相應(yīng)之Load “*.il”行delete掉。

29. Z_COPY命令在shape symbol和flash symbol格式中不能使用：

在setup>drawing size>type去變換工作平臺(tái)的格式到可以使用Z_COPY的格式,用后再變回來(lái)即可.可省去subdrawing的繁瑣。

30. 如何保護(hù)自己的Project：

Allegro14.2中Allegro Design Expert之Editor. File>Properties選擇Password. 輸入密碼，再鉤選Disable export of design data項(xiàng)，這樣你的Project就不會(huì)被人盜用了。

31. 在Allegro14.2中不能執(zhí)行dbfix指令。

1) Dbfix為Allegro14.1中用來(lái)Repair errors的****程式，而在Allegro14.2中將這些Check& Repair errors的功能集中在DB Doctor這一個(gè)****程式中。DB Doctor可以Check& Repair各類型的errors 它支援各種類型的layout檔案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能確定完成repair所有errors。

32. Allegro Utilities****程式介紹：

1) Allegro to SPECCTRA: SPECCTRA Automatic Router；

2) Batch DRC: 移除板子內(nèi)所在DRC marks，只是移除mark而以，若要layout須Run Update DRC。

33. 如何避免測(cè)點(diǎn)加到Bottom層的零件內(nèi)：

一般情況下測(cè)點(diǎn)都加在Bottom層，即layer選Bottom.在運(yùn)行加測(cè)點(diǎn)時(shí)Route>Testprep>Auto…中不要鉤選Allow under component,電腦會(huì)自動(dòng)根據(jù)零件之Assembly偵測(cè)是否有湞點(diǎn)在零件內(nèi)。已加在零件內(nèi)的湞點(diǎn)將無(wú)效。

34. 如何一次性highlight沒(méi)有加測(cè)點(diǎn)的net：

1) 方法一：在運(yùn)行完Route>Testprep>Auto…之后，highlight所有net,然后關(guān)掉所在層面，只開(kāi)Manufacturing>PROBE_BOTTOM,之后以框選方式dehilight所有net,再打開(kāi)需要之層面，剩下的highlight net即為未加測(cè)點(diǎn)之net；

2) 方法二：在運(yùn)行完Route>Testprep>Auto…之后，在Allegro 命令行輸入hl_npt即可一次性highlight沒(méi)有加測(cè)點(diǎn)的net. 前提是…pcbenv下面有hl_npt.il skill file。

35. CRTL鍵在Allegro中的使用：

在執(zhí)行逐個(gè)多選指令像Hilight、其他命令之Temp Group時(shí)，按住CRTL鍵可以實(shí)現(xiàn)反向選擇的功能，即執(zhí)行Hilight時(shí)，按CRTL鍵時(shí)為Dehilight, 執(zhí)行其他命令之Temp Group時(shí)按CRTL鍵為取消選擇。

36. 通過(guò)show element之report檔產(chǎn)生一個(gè)list file：

Display>Show element框選目標(biāo)net or symbol etc，則產(chǎn)生一個(gè)Report視窗，將其另存為一個(gè)txt檔，即為一個(gè)list file.這一list file可用於Hilight一組線，Delete一組symbol,此作法比設(shè)定Group或定議Bus name更為靈活。

37. 固定Report窗口以便顯示多個(gè)Report 窗口：

在Report窗口選File>Stick,該窗口即可固定﹐再執(zhí)行Report指令時(shí)﹐該窗口將不會(huì)被覆蓋。

38. Show element時(shí)不顯示manhattan etch length：

1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value欄Key入1就可以Show element時(shí)不顯示manhattan etch length,此設(shè)置對(duì)有NO_RAT屬性的net不適用；

2) 一般情況下超過(guò)50 pins的net,比如GND等power net, Show element時(shí)不顯示manhattan etch length。

39.非電氣引腳零件的制作：

建圓形鉆孔：

（1）parameter：沒(méi)有電器屬性（non-plated）；

（2）layer：只需要設(shè)置頂層和底層的regular pad，中間層以及阻焊層和加焊層都是null。

注意：regular pad要比drill hole大一點(diǎn)。

40.Allegro定義層疊結(jié)構(gòu)：

對(duì)于最簡(jiǎn)單的四層板，只需要添加電源層和底層，步驟如下：

1）Setup –> cross-section；

2）添加層，電源層和地層都要設(shè)置為plane，同時(shí)還要在電氣層之間加入電介質(zhì)，一般為FR-4；

3）指定電源層和地層都為負(fù)片（negtive）；

4）設(shè)置完成可以再Visibility看到多出了兩層：GND和POWER；

5）鋪銅（可以放到布局后再做）；

6）z-copy –> find面板選shape（因?yàn)殇併~是shape） –> option面板的copy to class/subclass選擇ETCH/GND（注意選擇create dynamic shape）完成GND層覆銅；

7）相同的方法完成POWER層覆銅。

41.Allegro生成網(wǎng)表：

1）重新生成索引編號(hào)：tools –> annotate；

2）DRC檢查：tools –> Design Rules Check，查看session log；

3）生成網(wǎng)表：tools –> create netlist，產(chǎn)生的網(wǎng)表會(huì)保存到allegro文件夾，可以看一下session log內(nèi)容。

Allegro導(dǎo)入網(wǎng)表

1）file –> import –> logic –> design entry CIS（這里有一些選項(xiàng)可以設(shè)置導(dǎo)入網(wǎng)表對(duì)當(dāng)前設(shè)計(jì)的影響）；

2）選擇網(wǎng)表路徑，在allegro文件夾；

3）點(diǎn)擊Import Cadence導(dǎo)入網(wǎng)表；

4）導(dǎo)入網(wǎng)表后可以再place –> manully –> placement list選components by refdes查看導(dǎo)入的元件；

5）設(shè)置柵格點(diǎn)，所有的非電氣層用一套，所有的電氣層用一套。注意手動(dòng)放置元件采用的是非電氣柵格點(diǎn)；

6）設(shè)置drawing option，status選項(xiàng)會(huì)顯示出沒(méi)有擺放元件的數(shù)量，沒(méi)有布線的網(wǎng)絡(luò)數(shù)量。

42.Allegro手工擺放元件：

1）place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters進(jìn)行篩選。另外也可以手工擺放庫(kù)里的元件。還可以將對(duì)話框隱藏（hide），并且右鍵 –> show就可以顯示了。

2）如何鏡像擺放到底層？

方法一：先在option選mirror，在選器件；

方法二：先選器件，然后右鍵 –> mirror；

方法三：setup –> drawing option –> 選中mirror，就可進(jìn)行全局設(shè)置；

方法四：對(duì)于已擺放的零件，Edit –> mirror在find面板選中symbol，再選元件這樣放好元件后就會(huì)自動(dòng)在底層。

3）如何進(jìn)行旋轉(zhuǎn)？

方法一：對(duì)于已經(jīng)擺放的元件，Edit –> move 點(diǎn)擊元件，然后右鍵 –> rotate就可以旋轉(zhuǎn)；

方法二：擺放的時(shí)候進(jìn)行旋轉(zhuǎn)，在option面板選擇rotate。

43.Allegro快速擺放元件：

1）開(kāi)素?cái)[放元件：place –> quickplace –> place all components；

2）如何關(guān)閉和打開(kāi)飛線？

關(guān)閉飛線：Display –> Blank Rats –> All 關(guān)閉所有飛線；

打開(kāi)飛線：Display –> Show Rats –> All 打開(kāi)所有飛線；

3）快速找器件：Find面板 –> Find By Name –> 輸入名字。

44.約束規(guī)則的設(shè)置概要：

1）約束的設(shè)置：setup –> constrains –> set standard values 可以設(shè)置線寬，線間距。間距包括：pin to pin、line to pin、line to line等；

2）主要用spacing rule set 和 physical rule set。

45.約束規(guī)則設(shè)置具體方法：

1）在進(jìn)行設(shè)置時(shí)，注意在Constrain Set Name選擇Default。這樣只要是沒(méi)有特殊指定的網(wǎng)絡(luò)，都是按照這個(gè)規(guī)則來(lái)的；

2）一般設(shè)置規(guī)則：pin to pin為6mil，其他為8mil；

3）Phsical Rule中設(shè)置最大線寬，最小線寬，頸狀線（neck），差分對(duì)設(shè)置（這里設(shè)置的優(yōu)先級(jí)比較低，可以不管，等以后專門對(duì)差分對(duì)進(jìn)行設(shè)置），T型連接的位置，指定過(guò)孔；

4）添加一個(gè)線寬約束：先添加一個(gè)Constrain Set Name，在以具體網(wǎng)絡(luò)相對(duì)應(yīng)。

46.區(qū)域規(guī)則設(shè)置：

1）設(shè)定特定區(qū)域的規(guī)則，例如，對(duì)于BGA器件的引腳處需要設(shè)置線寬要窄一些，線間距也要窄一些；

2）setup –> constraints –> constraint areas –> 選中arears require a TYPE property –> add 可以看到options面板的class/subclass為Board Geometry/Constraint_Area –> 在制定區(qū)域畫(huà)一個(gè)矩形 –> 點(diǎn)擊矩形框，調(diào)出edit property –> 指定間距（net spacing type）和線寬(net physical type) –> 在assignment table進(jìn)行指定。

47.Allegro建立電路板板框：

步驟：

1）設(shè)置繪圖區(qū)參數(shù)，包括單位，大小；

2）定義outline區(qū)域；

3）定義route keepin區(qū)域（可使用Z-copy操作）；

4）定義package keepin區(qū)域；

5）添加定位孔。

48.Allegro布局基本知識(shí)：

1）擺放的方法：Edit –> move或mirror或rotate；

2）關(guān)于電容濾波，當(dāng)有大電容和小電容同時(shí)對(duì)一點(diǎn)濾波時(shí)，應(yīng)該把從小電容拉出的線接到器件管腳。即靠近管腳的為最小的電容；

3）各層顏色設(shè)置：top –> 粉色；bottom –> 藍(lán)色。

49.區(qū)域規(guī)則設(shè)置：

1）設(shè)定特定區(qū)域的規(guī)則，例如，對(duì)于BGA器件的引腳處需要設(shè)置線寬要窄一些，線間距也要窄一些；

2）setup –> constraints –> constraint areas –> 選中arears require a TYPE property –> add 可以看到options面板的class/subclass為Board Geometry/Constraint_Area –> 在制定區(qū)域畫(huà)一個(gè)矩形 –> 點(diǎn)擊矩形框，調(diào)出edit property –> 指定間距（net spacing type）和線寬(net physical type) –> 在assignment table進(jìn)行指定。

50.創(chuàng)建總線：

1）打開(kāi)約束管理器（electronical constraint spreadsheet）；

2）顯示指定網(wǎng)絡(luò)飛線：Display –> show rats –> net 然后在約束管理器中選擇要顯示的網(wǎng)絡(luò)；

3）如果要設(shè)置等長(zhǎng)線，但是在線上有端接電阻，那么需要進(jìn)行設(shè)置（x net），使得計(jì)算的時(shí)候跨過(guò)端接電阻。這就需要為每一個(gè)端接電阻設(shè)置仿真模型庫(kù)，設(shè)置完成以后，就可以在約束管理器中的看到網(wǎng)絡(luò)變?yōu)榱藊 net；

4）添加信號(hào)仿真模型庫(kù)：Analyze –> SI/EMI Sim –> Library 添加模型庫(kù) –> Add existing library –> local library path；

5）對(duì)每個(gè)新建添加模型：Analyze –> SI/EMI Sim –> Model 會(huì)顯示出工程中的器件，然后為每個(gè)器件添加仿真模型。對(duì)于系統(tǒng)庫(kù)里面的元件有自己的模型庫(kù)，可以利用Auto Setup自動(dòng)完成。對(duì)于系統(tǒng)庫(kù)里面沒(méi)有的模型，選擇find model；

6）在約束管理器中，點(diǎn)擊object –> 右鍵，即可利用filter選擇需要選擇的網(wǎng)絡(luò)，可以選擇差分對(duì)，x net等；

7）創(chuàng)建總線：在約束管理器中，選擇net –> routing –> wiring 然后選擇需要?jiǎng)?chuàng)建為總線的網(wǎng)絡(luò) –> 右鍵，create –> bus。

51.設(shè)置拓?fù)浼s束：

線長(zhǎng)約束規(guī)則設(shè)置

1）對(duì)線長(zhǎng)的要求，實(shí)際就是設(shè)置延時(shí)，可以按照長(zhǎng)度來(lái)設(shè)置，也可以按照延時(shí)來(lái)設(shè)置；

2）打開(kāi)約束管理器 –> Electronic constraint set –> All constraint –> User – defined 選擇在設(shè)置拓?fù)浣Y(jié)構(gòu)時(shí)設(shè)置好的網(wǎng)絡(luò) –> 右鍵選擇SigXplore–> 在pro delay里選擇。也就是說(shuō)如果要想設(shè)置線長(zhǎng)約束，需要先定義一個(gè)拓?fù)浣Y(jié)構(gòu)，然后再指定這個(gè)拓?fù)浣Y(jié)構(gòu)的網(wǎng)絡(luò)約束。

相對(duì)延遲約束規(guī)則設(shè)置（即等長(zhǎng)設(shè)置）

1）在設(shè)置相對(duì)延遲約束之前也需要先建立拓?fù)浼s束；

2）在拓?fù)浼s束對(duì)話框 –> set constraint –> Rel Prop Delay 設(shè)定一個(gè)新規(guī)則的名稱 –> 指定網(wǎng)絡(luò)起點(diǎn)和終點(diǎn) –> 選擇local（對(duì)于T型網(wǎng)絡(luò)的兩個(gè)分支選擇此選項(xiàng)）和global（對(duì)于總線型信號(hào)）。

52.布線準(zhǔn)備：

1）設(shè)置顏色：Display –> color/visibility 其中g(shù)roup主要設(shè)置：stack-up，geometry，component，area；

2）高亮設(shè)置：Display –> color/visibility –> display選項(xiàng)：temporary highlight和permanent highlight 然后再在display –> highlight選擇網(wǎng)絡(luò)就可以高亮了。但是此時(shí)高亮的時(shí)候是虛線，可能看不清，可以在setup –> user preferences –> display –> display_nohilitefont 打開(kāi)此選項(xiàng) 也可以設(shè)置display_drcfill，將DRC顯示也表示為實(shí)現(xiàn)，容易看到。另外DRC標(biāo)志大小的設(shè)置在setup –> drawing option –> display –> DRC marker size；

3）布局的時(shí)候設(shè)置的柵格點(diǎn)要打一些，在布線的時(shí)候，柵格點(diǎn)要小一些；

4）執(zhí)行每一個(gè)命令的時(shí)候，注意控制面板的選項(xiàng)，包括option，find，visibility；

5）不同顏色高亮不同的網(wǎng)絡(luò)：display highlight –> find面板選擇net –> option面板選擇顏色，然后再去點(diǎn)擊網(wǎng)絡(luò)。

差分布線

1）差分線走線：route –> conect然后選擇差分對(duì)中的一個(gè)引腳，如果已經(jīng)定義了差分對(duì)，就會(huì)自動(dòng)進(jìn)行差分對(duì)布線；

2）如果在差分布線時(shí)想變?yōu)閱味俗呔€，可以點(diǎn)擊右鍵：single trace mode。

蛇形走線

1）群組走線：route –> 選擇需要布線的飛線這樣就可以多根線一起走線了 –> 但快到走線的目的焊盤時(shí)，右鍵 –> finish 可以自動(dòng)完成 –> 再利用slide進(jìn)行修線；

2）常用的修線命令：

（1）、edit –> delete 然后再find中可以選擇Cline（刪除整跟線）、vias、Cline Segs（只刪除其中的一段）；

（2）、route –> slide 移動(dòng)走線；

（3）、route –> spread between voids 并在控制面板的options欄輸入void clearance即可進(jìn)行自動(dòng)避讓。

53.鋪銅：

1）建議初學(xué)者內(nèi)電層用正片，因?yàn)檫@樣就不用考慮flash焊盤，這時(shí)候所有的過(guò)孔和通孔該連內(nèi)電層的就連到內(nèi)電層，不該連的就不連。而如果用負(fù)片，那么如果做焊盤的時(shí)候如果沒(méi)有做flash焊盤，那么板子就廢了；

2）在外層鋪銅：shape –> rectangular 然后再option中進(jìn)行設(shè)置：

（1）動(dòng)態(tài)銅（dynamic copper）

（2）制定銅皮要連接的網(wǎng)絡(luò)

3）鋪銅后如何編輯邊界：shape –> edit boundary 就可以對(duì)銅皮就行修改邊界；

4）如何刪除銅皮：edit –> delete –> 在find中選擇shape –> 點(diǎn)擊銅皮就行刪除；

5）修改已鋪銅的網(wǎng)絡(luò)：shape –> select shape or void –> 點(diǎn)擊銅皮，右鍵assign net；

6）如何手工挖空銅皮：shape –> manual void –> 選擇形狀；

7）刪除孤島：shape –> delete islands –> 在option面板點(diǎn)擊delete all on layer；

8）鋪靜態(tài)銅皮：shape –> rectangular –> 在option面板選擇static solid；

9）銅皮合并，當(dāng)兩塊銅皮重疊了以后要進(jìn)行合并：shape –> merge shapes 逐個(gè)點(diǎn)擊各個(gè)銅皮，就會(huì)合并為一個(gè)銅皮。合并銅皮的前提是銅皮必須是相同網(wǎng)絡(luò)，別去銅皮都是一種類型（都是動(dòng)態(tài)或者都是靜態(tài)）。

54.內(nèi)電層分割：

1）在多電源系統(tǒng)中經(jīng)常要用到；

2）在分割前為了方便觀察各個(gè)電源的分布，可以將電源網(wǎng)絡(luò)高亮顯示；

3）分割銅皮：add –> line –> 在option面板選擇class為anti etch，subclass為power，制定分割線線寬（需要考慮相臨區(qū)域的電壓差），如果電壓差較小，用20mil即可，但是如果是+12V與-12V需要間隔寬一些，一般40~50mil即可?？臻g允許的話，盡量寬一些。然后用線進(jìn)行區(qū)域劃分；

4）銅皮的分割：edit –> split plane –> create 打開(kāi)create split palne，選擇要分割的層（power）及銅皮的類型 –> 制定每個(gè)區(qū)域的網(wǎng)絡(luò)；

5）全部去高亮：display –> delight –> 選擇區(qū)域；

6）去除孤島：shape –> delete island 可以將孤島暫時(shí)高亮顯示 –> 點(diǎn)擊option去除孤島；

7）盡量不要再相鄰層鋪不用電源的銅皮，因?yàn)檫@樣會(huì)帶來(lái)電源噪聲的耦合，在電源層之間要至少相隔一層非介質(zhì)層。

55.后處理：

1）添加測(cè)試點(diǎn)；

2）重新編號(hào)，便于裝配。在原理圖設(shè)計(jì)時(shí)時(shí)按照原理圖中的位置進(jìn)行編號(hào)的，但是這樣在PCB中編號(hào)就是亂的。這就需要在PCB中重新編號(hào)，然后再反標(biāo)注到原理圖，步驟：Logic –> Auto Rename Refdes –> rename –> more 可以設(shè)置重新編號(hào)的選項(xiàng) 選擇preserve current prefixes即保持當(dāng)前的編號(hào)前綴；

3）最好是在布線之前，對(duì)元件進(jìn)行重新編號(hào)，否則，如果是在布線完成后再重新編號(hào)，可能會(huì)帶來(lái)一些DRC錯(cuò)誤。有一些DRC與電氣特性是無(wú)關(guān)的，可能是由編號(hào)引起的，這時(shí)就可以不管這些DRC錯(cuò)誤；

4）在原理圖中進(jìn)行反標(biāo)注：打開(kāi)原理圖工程文件 –> tools –> back annotate –> 選擇PCB Editor –> 確定即可；

5）布線完成后，進(jìn)行完整的檢查，檢查可能存在的各種DRC錯(cuò)誤；

6）查看報(bào)告：tools –> report或者quick reports –> 最常用的是unconnect pin report；還有查看shape的一些報(bào)告，檢查動(dòng)態(tài)銅皮的狀態(tài)，如果有的狀態(tài)不是smooth就需要到setup –> drawing option中進(jìn)行更新 –> update to smooth；

7）shape no net 即沒(méi)有賦給網(wǎng)絡(luò)的shape；shape island 檢查孤島；design rules check report；

8）在setup –> drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。這只是一個(gè)大致的統(tǒng)計(jì)信息。但是要求所有的選項(xiàng)都是綠色的，即都沒(méi)有錯(cuò)誤；

9）如果確定所有的設(shè)計(jì)都沒(méi)有錯(cuò)誤了，推薦進(jìn)行一次數(shù)據(jù)庫(kù)的檢查，將錯(cuò)誤完全排除掉。步驟：tools –> update DRC –> 選中兩個(gè)選項(xiàng) –> check 保證數(shù)據(jù)庫(kù)是完整的。

56.絲印處理（為出光繪做準(zhǔn)備）：

1）生成絲印層是，與電氣層沒(méi)有關(guān)系了，所以可以把走線以及覆銅都關(guān)閉：display –> color visibility 關(guān)掉etch，要留著pin和via，因?yàn)檎{(diào)整絲印時(shí)需要知道他們的位置；

2）在display –> color and visibility –> group選擇manufacturing –> 選擇autosilk_top和autosilk_bottom 因?yàn)榻z印信息是在這一層的。不需要選擇其它層的silkscreen；

3）生成絲?。簃anufacturing –> silkscreen –> 選擇那些層的信息放在絲印層，一般要選上package geometry和reference designator –> 點(diǎn)擊silkscreen，軟件自動(dòng)生成這個(gè)信息；

4）調(diào)整絲印，先在color and visibility中關(guān)掉ref des assembly_top和assembly_bottom；

5）調(diào)整字體大?。篹dit –> change –> 在find面板選中text –> option面板選中l(wèi)ine width和text block，不選擇text just –> 畫(huà)框?qū)⑺械奈淖指倪^(guò)來(lái)。line width是線寬，text block是字體大小。注意option選項(xiàng)中的subclass不要?jiǎng)?，否則修改后，就會(huì)把修改結(jié)果拷貝到那一層了；

6）調(diào)整絲印位置：move –> 選擇編號(hào)進(jìn)行修改；

7）加入文字性的說(shuō)明：add –> text –> 在option中選擇manufachuring/autosilk_top ，以及字體的大小，然后點(diǎn)擊需要添加的位置，輸入即可；

57.鉆孔文件：

1）鉆孔文件是電路板制作廠商數(shù)控機(jī)床上要用到的文件，后綴為.drl；

2）設(shè)置鉆孔文件參數(shù)：manufacture –> NC –> NC Parameters –> 設(shè)置配置文件（nc_param.txt）存放路徑，全部保持默認(rèn)即可；

3）產(chǎn)生鉆孔文件：manufacture –> NC –> NC drill –> Drilling:如果全部是通孔選擇layer pair；如果有埋孔或者盲孔選擇（by layering）—> 點(diǎn)擊drill就可產(chǎn)生鉆孔文件 –> 點(diǎn)擊view log查看信息；

4）注意NC drill命令只處理圓型的鉆孔，不處理橢圓形和方形的鉆孔，需要單獨(dú)進(jìn)行處理：manufacture –> NC –> NC route –> route 可能會(huì)產(chǎn)生一些工具選擇的警告，可以不必理會(huì)。完成后會(huì)產(chǎn)生一個(gè).rou文件；

5）生成鉆孔表和鉆孔圖：display –> color and visibility –> 關(guān)閉所有顏色顯示，在geometry中單獨(dú)打開(kāi)outline，只打開(kāi)電路板的邊框 –> manufacture–> NC –> drill legend 生成鉆孔表和鉆孔圖 –> ok –> 出現(xiàn)一個(gè)方框，放上去即可。

58.出光繪文件：

1）出光繪文件：manufacture –> artwork，注意以下幾個(gè)選項(xiàng)：

   Film Control：

（1）undefined line width：一般設(shè)置為6mil或者8mil；

（2）plot mode：每一層是正片還是負(fù)片；

（3）vector based pad behavior：出RS274X格式文件時(shí)，一定要選中這個(gè)選項(xiàng)，如果不選這個(gè)選項(xiàng)，那么出光繪的時(shí)候，負(fù)片上的焊盤可能會(huì)出問(wèn)題。

   General Parameters：

（1）Device type：選擇Gerber RS274X，可以保證國(guó)內(nèi)絕大多數(shù)廠商可以接受；

2）在出光繪文件之前可以設(shè)定光繪文件的邊框（也可以不設(shè)置）：setup –> areas –> photoplot outline；

3）如果要出頂層絲印信息的光繪文件，需要先把這一層的信息打開(kāi)：display –> color/visibility –> all invisible 關(guān)掉所有；

4）對(duì)于頂層絲印層，需要打開(kāi)以下三個(gè)選項(xiàng)：

   geometry：[board geometry]: silkscreen_top [package geometry]: silkscreen_top

   manufacturing：[manufacturing]: autosilk_top

   然后，manufacture –> artwork –> film control –> 在available films中選擇TOP，右鍵add –> 輸入這個(gè)film的名字（例如silkscreen_top）這樣就可以在available films中添加上了這個(gè)film，并且里面有剛才選擇的三個(gè)class/subclass；

5）利用相同的方法，在產(chǎn)生底層的絲??；

6）添加阻焊層，先在manufacture中添加上soldermask_top層，然后再在display –> color/visibility中選擇一個(gè)幾個(gè)class/subclass:

   stack-up：[pin]: soldermask_top; [via]: soldermask_top

   geometry：[board geometry]: soldermask_top; [package geometry]: soldermask_top

   再在soldermask_top右鍵 –> match display 就會(huì)讓這個(gè)film和選擇的class/subclass進(jìn)行匹配了

   同樣的辦法添加底層阻焊層；

7）添加加焊層，先在manufacture中添加上pastemask_top層，然后再在display –> color/visibility中選擇一個(gè)幾個(gè)class/subclass:

   stack-up：[pin]: pastemask_top; [via]: pastemask_top

   geometry：[board geometry]: 沒(méi)有; [package geometry]: pastemask_top

   再在soldermask_top右鍵 –> match display 就會(huì)讓這個(gè)film和選擇的class/subclass進(jìn)行匹配了

   同樣的辦法添加底層加焊層；

8）添加鉆孔表，先在manufacture中添加上drill_drawing層，然后再在display –> color/visibility中選擇一個(gè)幾個(gè)class/subclass:

   manufacturing：[manufacturing]: Nclegend-1-4

   geometry：[board geometry]: outline

   再在drill_drawing右鍵 –> match display 就會(huì)讓這個(gè)film和選擇的class/subclass進(jìn)行匹配了；

9）板子需要的底片：

（1）四個(gè)電氣層（對(duì)于四層板）

（2）兩個(gè)絲印層

（3）頂層阻焊層和底層阻焊層（solder mask）

（4）頂層加焊層和底層加焊層（paste mask）

（5）鉆孔圖形（NC drill lagent）

10）如何在已經(jīng)設(shè)定好的film中修改class/subclass：點(diǎn)擊相應(yīng)的film –> display就可以顯示當(dāng)前匹配好的class/subclass –> 然后再在display中修改 –> 然后再匹配一遍；

11）需要對(duì)每個(gè)film進(jìn)行設(shè)置film option；

12）生成光繪文件：film option中select all –> create artwork；

13）光繪文件后綴為.art；

14）需要提供給PCB廠商的文件：.art、.drl、.rou(鉆非圓孔文件)、參數(shù)配置文件art_param.txt、鉆孔參數(shù)文件nc_param.txt。

（來(lái)源： 跨境工具人的king）